本参考手册详细描述了Accellera为使用Verilog硬件描述语言在更高的抽象层次上进行系统的建模和验证所作的扩展。
这些扩展将Verilog语言推向了系统级空间和验证级空间。SystemVerilog构建于IEEEVerilog委员会所作的工作之上。在本参考手册中：
Verilog或Verilog-指的是IEEEStd.-Verilog硬件描述语言标准；SystemVerilog指的是Accellera对Verilog-标准所作的扩展。
在本参考手册中对Verilog语言的几个版本进行了如下的编号：
Verilog1.0指的是IEEEStd.-Verilog硬件描述语言标准，也被称作Verilog-；Verilog2.0指的是IEEEStd.-Verilog硬件描述语言标准，一般称之为Verilog-。这一
版本的Verilog包含了自从Verilog在年向公共领域开放以来所作的首次具有革新意义的增强；
SystemVerilog3.x指的是Verilog-加上为在更高的抽象层次上进行系统建模和验证所作的扩展，也就是在本参考手册中描述的版本；
SystemVerilog3.0在年六月被批准为Accellera标准，主要针对高层结构建模进行了增强；SystemVerilog3.1在年五月被批准为Accellera标准，主要针对高级验证和C语言集成进行了增强；SystemVerilog3.1a在年四月被批准为Accellera标准，包括了对SystemVerilog3.1手册所作的修正和解释。同时对Verilog进行了更多的增强，例如SystemVerilog结构的VCD和PLI规范等。
在AccelleraHDL+Technical小组委员会的指导之下，Accellera正在为增强Verilog进行着持续的努力。这个委员会也会在SystemVerilog3.1a之上继续为Verilog进行更多的增强。
SystemVerilog构建于Verilog-之上。SystemVerilog改进了Verilog代码的生产率、可读性以及可重用性。
SystemVerilog中的语言增强提供了更加简洁的硬件描述，同时又为SystemVerilog能够使用现存的工具进入当前的硬件实现流程提供了一个简单的途径。这些增强还为被控的测试平台开发、随机约束的测试平台开发、覆盖驱动的验证、以及基于断言的验证提供了广泛的支持。
第一章SystemVerilog导论第二章文本值2.1简介（一般信息）2.2文本值语法2.3整数和逻辑文本2.4实数文本2.5时间文本2.6字符串文本2.7数组文本2.8结构体文本第三章数据类型3.1简介（一般信息）3.2数据类型语法3.3整数数据类型3.3.1integral类型3.3.2两态（两值）与四态（四值）数据类型3.3.3有符号与无符号数据类型3.4real与shortreal数据类型3.5void数据类型3.6chandle数据类型3.7string数据类型3.7.1len()3.7.2putc()3.7.3getc()3.7.4toupper()3.7.5tolower()3.7.6